第一章 单元测试

1、 问题:硬件描述语言主要有哪些?( )
选项:
A:Verilog
B:VHDL
C:AHDL
D:SystemVerilog
答案: 【
Verilog
VHDL
AHDL
SystemVerilog

第二章 单元测试

1、 问题:下列不属于Verilog HDL算数运算符的是( )
选项:
A:+
B:-
C:%
D:=
答案: 【
=

2、 问题:在verilog语言中,a=4b’1011,那么&a=( )
选项:
A:4b’1011
B:4b’1111
C:1b’1
D:1b’0
答案: 【
1b’0

3、 问题:5’b10011>>2等于( )
选项:
A:7’b0010011
B:5’b11100
C:7’b0011100
D:5’b00100
答案: 【
5’b00100

4、 问题:{4{a}}等于( )
选项:
A:{a,a,a,a}
B:{a:a:a:a}
C:{a;a;a;a}
D:{a}
答案: 【
{a,a,a,a}

5、 问题:下列关于阻塞赋值运算(如b=a;)说法错误的是( )
选项:
A:赋值语句执行完后,块才结束
B:b的值在赋值语句执行完后立刻就改变的
C:在沿触发的always块中使用时,综合后可能会产生意想不到的结果
D:在“always”模块中的reg型信号都采用此赋值方式
答案: 【
在“always”模块中的reg型信号都采用此赋值方式

第三章 单元测试

1、 问题:假设design为TOP.v,顶层模块名为TOP;TestBench为TOP_TB.v,顶层模块名为TOP_TB,则完整写出Modelsim仿真该设计所用命令为vlib mywork( )
选项:
A:对
B:错
答案: 【


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