本答案对应课程为:点我自动跳转查看
本课程起止时间为:2021-09-15到2022-01-13
本篇答案更新状态:已完结

4.数字逻辑电路设计方法 组合逻辑电路设计

1、 问题:已知F=(A+B’)’+C·D，那么它的反函数F’的表示式为
选项：
A:A’·B·(C+D)
B:(A+B’)·(C’+D’)
C:(A+B’)·C+D
D: A’·B·C+D
答案: 【(A+B’)·(C’+D’)】

2、 问题:已知 F = ∑ABC(1,4,5), 那么 F’表达式为
选项：
A:ΠCBA (1,4,5)
B:ΠABC (0,2,3,6,7)
C:∑ABC (0,2,3,6,7)
D:∑ABC (2,3,6,7,8)
答案: 【∑ABC (0,2,3,6,7)】

3、 问题:已知有二输入逻辑门，当输入X和Y都为1或都为0时，输出F才为1，则X，Y与F的逻辑关系为（ ）。
选项：
A:XOR
B:XNOR
C:AND
D: OR
答案: 【XNOR】

4、 问题:已知一个四变量逻辑函数用最小项表示时有9项，则其用最大项表示时有多少项？
选项：
A:4
B:9
C:7
D:16
答案: 【7】

5、 问题:用一片74×138和必要的逻辑门实现逻辑函数F(W,X,Y,Z)= ∑(W,X,Y,Z)(2,4,6,14)，下面哪个说法是错误的？
选项：
A:要使得使能信号工作于有效状态，G1=1，G2A_L=0，G2B_L=Z;
B:W接A，X接B，Y接C时，把输出Y2_L,Y4_L，Y6_L，Y7_L连接到一个与非门上，输出即为函数F；
C:W接C，X接B，Y接A时，把输出Y1_L,Y2_L，Y3_L，Y7_L连接到一个与非门上，输出即为函数F；
D:W接C，X接B，Y接A时，把输出Y0_L,Y4_L，Y5_L，Y6_L连接到一个或非门上，输出即为函数F；
答案: 【W接C，X接B，Y接A时，把输出Y0_L,Y4_L，Y5_L，Y6_L连接到一个或非门上，输出即为函数F；】

6、 问题:十六路数据选择器，其地址输入（选择控制输入）端有（ ）个
选项：
A: 16
B:2
C:4
D:8
答案: 【4】

7、 问题:一个电路，在正逻辑下逻辑函数为F=XY’+Z，用负逻辑表示时，其对应的逻辑函数为
选项：
A:X’+YZ’
B:(X’+Y)Z’
C:X+Y’Z
D:(X+Y’)Z
答案: 【(X+Y’)Z】

8、 问题:若要将一异或门当作反相器（非门）使用，则输入端A、B端的连接方式是 。
选项：
A:A或B中有一个接“0”
B:A或B中有一个接“1”
C:A和B并联使用
D:不能实现。
答案: 【A或B中有一个接“1”】

9、 问题:下面哪个函数对应的电路没有存在冒险？
选项：
A:F=A•C+A’•D’+B•C’•D
B:F=A•B+A’•D’+B•D’
C: F=A•C+A’•D’+B•C’•D+C•D’
D:F=A•C+A’•D’+B•C’•D+A’•B•C’
答案: 【F=A•B+A’•D’+B•D’】

10、 问题:对于按照逻辑式F=(A+C’)(B+C)实现的电路，下列说法正确的是
选项：
A:存在静态1型冒险
B:存在静态0型冒险
C:存在上述两种冒险
D:上述两种冒险都不存在
答案: 【存在静态0型冒险】

4.数字逻辑电路设计方法 数字逻辑电路设计方法单元测验（时序部分）

1、 问题:已知状态转移图如下：请将在下划线处填写正确的代码：module reduce (clk, reset, in, out); input clk, reset, in; output out; parameter S0 = 2’b00; parameter S1 = 2’b01; parameter S2 = 2’b10; reg out; reg [1:0] state; reg [1:0] next_state; always @(posedge clk) if (reset) state = S0; e lse state = next_state;always @(in or state) case (state) S0: begin if (in) next_state = S1; else next_state = ; end ……
选项：
A:S0
B:S1
C:S2
D:0
答案: 【S0】

2、 问题:以下不是Mealy型状态机独有的特征的是？
选项：
A:输出由输入和状态共同决定
B:状态可能随着输入的变化而变化
C:实现同样功能事状态可能更少
D:对应的状态图中输出通常标注在转移线上
答案: 【状态可能随着输入的变化而变化】

3、 问题:锁存器是
选项：
A:无稳态电路
B:单稳态电路
C:双稳态电路
D:多稳态电路
答案: 【双稳态电路】

4、 问题:以下的描述中，必然是对Mealy型状态机的描述的是？
选项：
A:always @() case (state) S0: begin out = 0; if (in) next_state = S1; else next_state = S2; end ……
B:always @() case (state) S0: begin if (in) next_state = S1; else next_state = S0; end ……
C:always @() case (state) S0: begin if (in) begin next_state = S1; out=1 end else next_state = S0; end ……
D:以上答案均不正确
答案: 【always @() case (state) S0: begin if (in) begin next_state = S1; out=1 end else next_state = S0; end ……】

5、 问题:以下对Moore型状态机评价不正确的是？
选项：
A:输出仅由状态决定
B:状态图中输出写在状态框内
C:输出在一个时钟周期内可以发生变化
D:状态转移/输出表与Mealy机的不一样
答案: 【输出在一个时钟周期内可以发生变化】

6、 问题:下列哪些方法能够描述触发器的逻辑功能
选项：
A:状态转移表
B:特征方程
C:真值表
D:状态转换图
答案: 【状态转移表;
特征方程 ;
状态转换图】

7、 问题:下图所示状态机是Moore型状态机？
选项：
A:正确
B:错误
答案: 【正确】

8、 问题:Mealy型状态机的优势在于输出变化较为复杂时所需的状态较少
选项：
A:正确
B:错误
答案: 【正确】

9、 问题:以下代码描述的是Moore型状态机：always @(in or state) case (state) zero: begin out = 0; if (in) next_state = one; else next_state = zero; end …………
选项：
A:正确
B:错误
答案: 【错误】

10、 问题:寄存器传输级描述是目前可以被EDA工具综合的最高抽象层级。
选项：
A:正确
B:错误
答案: 【错误】

11、 问题:已知如下对输出逻辑的描述代码，state为当前状态，out为状态机输出。由此可知该状态机为Mealy型状态机。always @(state) case (state) S0: out = 0; S1: out = 0; S2: out = 1; S3: out = 1;endcase
选项：
A:正确
B:错误
答案: 【错误】

12、 问题:已知状态的状态图如下：复位后。状态机的输入依次为0010011，则状态机的输出依次为
答案: 【0000001】

13、 问题:已知状态转移图如下：请在下划线处填写正确的代码：module reduce (clk, reset, in, out); input clk, reset, in; output out; parameter S0 = 2’b00; parameter S1 = 2’b01; parameter S2 = 2’b10; reg out; reg [1:0] state; reg [1:0] next_state; always @(posedge clk) if (reset) state = S0; e lse state = next_state;always @(in or state) case (state) ………… S1: begin if (in) next_state = S2; else next_state = ; end …………
答案: 【(以下答案任选其一都对)S0;
00】

14、 问题:已知状态转移图如下：请在下划线处填写正确的代码：module reduce (clk, reset, in, out); input clk, reset, in; output out; parameter S0 = 2’b00; parameter S1 = 2’b01; parameter S2 = 2’b10; reg out; reg [1:0] state; reg [1:0] next_state; always @(posedge clk) if (reset) state = S0; e lse state = next_state;always @(in or state) case (state) ………… S2: begin if (in) next_state = ; else next_state = S0 ; end …………
答案: 【(以下答案任选其一都对)S2;
10】

15、 问题:已知状态图如下：则如下对对输出逻辑的描述代码空白处应为：always @(state) case (state) S0: out = 0; S1: out = 0; S2: out = 1; S3: out = ;endcase
答案: 【1】

16、 问题:已知状态转移图如下：请在下划线处填写正确的代码：module reduce (clk, reset, in, out); input clk, reset, in; output out; parameter S0 = 2’b00; parameter S1 = 2’b01; parameter S2 = 2’b10; reg out; reg [1:0] state; reg [1:0] next_state; always @(posedge clk) if (reset) state = ; else state = next_state;……
答案: 【S0】

17、 问题:已知状态机转移图如下：请在空白处补充合适的代码：module reduce (clk, reset, in, out); input clk, reset, in; output out; parameter S0 = 2’b00; parameter S1 = 2’b01; parameter S2 = 2’b10; reg out; reg [1:0] state; reg [1:0] next_state; …………always @(in or state) case (state) ………… S2: begin if (in) begin next_state = S2 ; ； （答案不留空格） end else …… end …………
答案: 【out=1】

本答案对应课程为:点我自动跳转查看
本课程起止时间为:2020-09-23到2021-01-22
本篇答案更新状态:已完结