2019 电子线路设计、测试与实验（二） 2019春SPOC(华中科技大学) 最新满分章节测试答案

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本课程起止时间为:2019-03-18到2019-06-15
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模块四 FPGA应用开发基础 FPGA应用开发基础单元测验

1、 问题:已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）
选项：
A:10
B:20
C:25
D:30
E:27
F:15
答案: 【27】

2、 问题: 数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次？
选项：
A:1
B:2
C:3
D:4
E:5
F:6
答案: 【5】

3、 问题: 数字频率计设计示例中的测频计数模块共有多少个状态（）
选项：
A:1
B:2
C:3
D:4
E:5
F:6
答案: 【3】

4、 问题:6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少（）
选项：
A:1Hz
B:10Hz
C:100Hz
D:1kHz
E:100kHz
F:1MHz
答案: 【1kHz】

5、 问题:已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1’b0; #(PERIOD/2) CLK = 1’b1; #(PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是（）
选项：
A:10ns
B:10ps
C:10us
D:1ns
E:1ps
F:1us
答案: 【10us】

6、 问题:在ISE FPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤
选项：
A:设计输入
B:功能仿真
C:添加约束
D:逻辑综合
E:生成可编辑文件
F:下载编程
答案: 【设计输入;
功能仿真;
添加约束;
逻辑综合】

7、 问题:可以通过新增以下哪些类型文件添加ChipScope调试IP核（）
选项：
A:Verilog Module
B:Verilog Test Fixture
C:IP
D:ChipScope Defintion and Connection Files
E:VHDL Package
F:VHDL Library
答案: 【IP;
ChipScope Defintion and Connection Files】

8、 问题:Verilog 语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。
选项：
A:正确
B:错误
答案: 【正确】

9、 问题:Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
选项：
A:正确
B:错误
答案: 【正确】

10、 问题:Verilog 语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用
选项：
A:正确
B:错误
答案: 【错误】

11、 问题:为减小频率计的测频误差，测频计数时间越短越好
选项：
A:正确
B:错误
答案: 【错误】

模块二 逻辑门电路测试与应用 逻辑门测试题

1、 问题:以下电路中常用于总线应用的有
选项：
A:TSL门（三态门）
B:OC门
C:CMOS传输门
D:CMOS与非门
E:普通TTL与非门
F:普通TTL或非门
答案: 【TSL门（三态门）】

2、 问题:下面几种逻辑门中，可以用作双向开关的是
选项：
A:或非门
B:与非门
C:异或门
D:CMOS传输门
E:TSL门（三态门）
F:OC门
答案: 【CMOS传输门】

3、 问题:在下图所示电路中，逻辑门GM输出的高、低电平符合VOH ≥ 3.2V，VOL ≤ 0.25V。所有的反相器均为74LS系列TTL电路，输入电流IIL ≤ – 0.4mA，IIH ≤ 20μA。VOL ≤ 0.25V 时的输出电流的最大值为 IOL（max） = 8mA，VOH ≥ 3.2V 时的输出电流的最大值为 IOH（max） = -0.4mA，GM的输出电阻可忽略不计。计算GM可驱动的反相器的个数为
选项：
A:5
B:7
C:10
D:12
E:15
F:20
答案: 【20】

4、 问题:在下图所示由74系列或非门组成的电路中，逻辑门GM输出的高、低电平符合VOH ≥ 3.2V，VOL ≤ 0.4V。或非门每个输入端的输入电流IIL ≤ – 1.6mA，IIH ≤ 40μA。VOL ≤ 0.4V时的输出电流的最大值IOL（max） = 16mA，VOH ≥ 3.2V时的输出电流的最大值为IOH（max） = -0.4mA。GM的输出电阻可忽略不计。计算GM可驱动的或非门的个数为
选项：
A:2
B:3
C:4
D:5
E:6
F:7
答案: 【5】

5、 问题: 如下图所示，G1, G2, G3是74LS系列的OC门，输出管截止时的漏电流IOH = 100μA，输出低电平VOL ≤ 0.4V允许的最大负载电流ILM = 8mA，G4, G5, G6为74LS系列与非门，其输入电流为IIL ≤ – 0.4mA，IIH ≤ 20μA。OC门的输出高、低电平应满足VOH ≥ 3.2V，VOL ≤ 0.4V。计算电路中上拉电阻RL的阻值最小值、最大值分别为
选项：
A:0.5kΩ, 5kΩ
B:1kΩ, 5kΩ
C: 0.68kΩ,5kΩ
D:0.5kΩ,6kΩ
E:0.68kΩ,6kΩ
F:1 kΩ,6 kΩ
答案: 【 0.68kΩ,5kΩ】

6、 问题:74LS系列逻辑门电路的允许电源电压范围是
选项：
A:3.3V±0.3V
B:5V±0.25V
C:10V±1V
D:12V±1.2V
E:15V±1.5V
F:30V±3V
答案: 【5V±0.25V】

7、 问题:4000系列CMOS器件的电源电压范围为
选项：
A:3V±0.3V
B:5V±0.25V
C:3V~15V
D:3V~30V
E:1V~10V
F:3V~5V
答案: 【3V~15V】

8、 问题:下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）
选项：
A:具有推拉式输出级的TTL电路
B:TTL电路的OC门
C:TTL电路的三态输出门
D:普通的CMOS门
E:漏极开路输出的CMOS门
F:CMOS电路的三态输出门
答案: 【具有推拉式输出级的TTL电路;
普通的CMOS门】

9、 问题:三态门输出高阻状态时，下列说法正确的是（）