2022 22春夏数电实验蔡忠法(浙江大学) 最新满分章节测试答案

本答案对应课程为:点我自动跳转查看
本课程起止时间为:2022-02-21到2022-06-10

第二讲 EDA设计入门 第二讲单元测验

1、 问题: 用Quartus软件进行设计时，新建项目的后缀名是      
选项：
A:.vwf
B:.bdf  
C:.qpf   
D:.vhd 
答案: 【.qpf   】

2、 问题:用Quartus软件进行设计时，波形分析文件的后缀名是
选项：
A:.sch
B:.qpf  
C:.bdf 
D:.vwf
答案: 【.vwf】

3、 问题: 用Quartus软件进行设计时，新建原理图文件的后缀名是
选项：
A:.vhd
B:.qpf 
C:.bdf 
D:.sch
答案: 【.bdf 】

4、 问题:用Quartus软件进行设计时，新建VHDL文件的后缀名是
选项：
A:.vhd
B:.qpf  
C:.bdf    
D:.vwf
答案: 【.vhd】

5、 问题:关于 VHDL标识符的表述正确的是
选项：
A:vhd 
B:  1qpf 
C:b-df 
D: v_wf
答案: 【 v_wf】

【作业】第二讲 EDA设计入门 第二讲单元作业

1、 问题:用7411（三输入与门）实现三输入与门的仿真，将仿真波形以图片形式上传（提示：7411的逻辑关系Y=ABC）
评分规则: 【 要求图片能够反映与门的逻辑关系即可
】

第三讲 组合逻辑电路——全加器 第三讲单元测验

1、 问题:测试全加器电路功能时，输入端信号应使用实验箱上的
选项：
A:数据开关 
B:逻辑开关
C:发光二极管
D:三态逻辑指示 
答案: 【数据开关 】

2、 问题:当电路调试出现故障时，常使用（      ）逐级查找故障点
选项：
A:三态逻辑指示
B:逻辑开关
C:数据开关
D:1Hz 基准频率
答案: 【三态逻辑指示】

3、 问题:用Quartus软件进行设计时，可下载到FPGA器件的后缀名是  
选项：
A:.sof   
B:.qpf  
C:.bdf
D:.vwf
答案: 【.sof   】

4、 问题:已知下述语句在完整的程序中，语法上正确的是
选项：
A:LIBRARY ieee；
B:USE ieee.std-logic-1164.ALL; 
C:USE ieee.std_logic_1164.ALL，   
D:result<=0& a+b+c; 
答案: 【LIBRARY ieee；】

5、 问题:  用Quartus软件进行设计时，用原理图文件设计下述描述正确的是 
选项：
A:原理图文件名可与原理图内器件名相同
B:一位二进制的端口用BUS连接  
C:端口名字不可以与器件是根据名字相同   
D:原理图修改保存后必须重新编译
答案: 【原理图修改保存后必须重新编译】

6、 问题: 对于DE10-Lite开发板上FPGA芯片的描述正确的是 
选项：
A:对于该芯片在Quartus (Quartus Prime 17.1) Lite Edition软件平台上可以实现时序仿真
B:芯片的型号为10M50DAF484CIG  
C:芯片的型号为10M08DAF484CIG   
D:Unused pins最好选择As input tri_stated
答案: 【Unused pins最好选择As input tri_stated】

7、 问题: 对于完整的一位全加器VHDL程序，描述正确的是
选项：
A:如果port内的管脚定义为STD_LOGIC，则库和程序包可以省略
B:ENTITY adder IS                                                                                                   PORT(   A ,B,Ci_1: IN STD_LOGIC; Ci,Si : OUT STD_LOGIC; );    END adder;                                                                                                          
C:ARCHITECTURE 1fxc OF adder IS                                                                     BEGIN         Si<=(not A and not B and Ci_1) or (not A and B and not Ci_1) or (A and not B and                     not Ci_1) or (A and B and Ci_1);         Ci<=(A and B) or (B and Ci_1) or (Ci_1 and A);    END 1fxc;                                                                                                              
D:实体名和结构体名都必须是标识符
答案: 【实体名和结构体名都必须是标识符】

8、 问题:在74LS55中，当某组“与”内有部分管脚多余时，应如何处理
选项：
A:接高电平
B:接地
C:悬空
D:与有用端子并联使用
E:接电源
答案: 【接高电平;
与有用端子并联使用;
接电源】

【作业】第三讲 组合逻辑电路——全加器 第三讲单元作业

1、 问题:Quartus下应用7400和7455画原理图设计一位全减器，将仿真波形以图片上传。
评分规则: 【 要求图片能够全面反映全减器的逻辑功能：A,B,J->D,Jo0,0,0->0,00,0,1->1,10,1,0->1,10,1,1->0,11,0,0->1,01,0,1->0,01,1,0->0,01,1,1->1,1
】

第四讲 EDA（1）——二进制加法器的设计 第四讲单元测验

1、 问题:用Quartus软件进行设计4位串行进位二进制全加器时，下述描述正确的是
选项：
A:底层的一位全加器必须用VHDL描述
B:I/O On Block的端口命名和signals in Node命名不以相同
C:若“a: IN STD_LOGIC_VECTOR(3 Downto 0);”，在转换为symbol时，必须用Orthogonal Bus Tool连接
D:4位串行进位二进制全加器只能用二进制输出来仿真显示
答案: 【若“a: IN STD_LOGIC_VECTOR(3 Downto 0);”，在转换为symbol时，必须用Orthogonal Bus Tool连接】

2、 问题: 已知下述语句在完整的程序中，语法上正确的是
选项：
A:with  tmp Select       C<= ‘0’ when ’11’,       ‘1’ when others; 
B:c<=’0′ WHEN  A=’1′ AND B=’1′ ELSE ‘1 ‘;  
C:IF A=’1′ AND B=’1′ THEN    C<=’0′,     ELSE C<=’1’; END IF;   
D:上述语句都必须在Process内 
答案: 【c<=’0′ WHEN  A=’1′ AND B=’1′ ELSE ‘1 ‘;  】

3、 问题:对于DE10-Lite开发板上数码管的描述正确的是
选项：
A:为共阴数码管
B:6个数码管为动态显示  
C:为了是数码管显示0，必须WHEN "0000"=>S<="0000001";定义    
D:上述都不准确  
答案: 【上述都不准确  】

4、 问题: 同学设计的VHDL部分源码如下，为了实现8位数奇偶判断电路，试下述功能描述正确的是：Architecture a of xor8aa isSignal z1,z2: std_logic;Component xor4cPort(a: IN STD_LOGIC_VECTOR(3 Downto 0);z: out std_logic); end component;Begin 
选项：
A:   U1: xor4c Port map(a3=>a,a2=>b,a1=>c,a0=>d,z=>z1);        U2: xor4c Port map(a3=>e,a2=>f,a1=>g,a0=>h,z=>z2);        z<=z1 xor z2;  
B:  U1: xor4c Port map(a(3)<=a,a(2) <=b,a(1) <=c,a(0) <=d,z<=z1);        U2: xor4c Port map(a(3) <=e,a(2) <=f,a(1) <=g,a(0) <=h,z<=z2);        z<=z1 xor z2;  
C:U1: xor4c Port map(a, b, c, d, z1);        U2: xor4c Port map(e, f, g, h, z2);        z<=z1 xor z2;  
D:上述都不准确 
答案: 【U1: xor4c Port map(a, b, c, d, z1);        U2: xor4c Port map(e, f, g, h, z2);        z<=z1 xor z2;  】

【作业】第四讲 EDA（1）——二进制加法器的设计 第四讲单元作业

1、 问题:四位全加器由顶层原理图和底层1位全加器VHDL生成symbol，将生成的电路图和仿真结果以图片形式上传（要求：上传电路原理图和仿真结果两张图片）
评分规则: 【 原理图要能够展示一位全加器的Symbol，仿真波形要求加法结果正确
】

第五讲 EDA（2）——计数器的设计 第五讲单元测验

1、 问题:某同学设计的VHDL部分源码如下，试问下述描述正确的是PROCESS (clk, clr,tmp)    BEGIN       IF clr = ‘1’ THEN           tmp <= "0000";       ELSIF (clk’EVENT AND clk = ‘1’) THEN           IF ena= ‘1’ THEN                    IF (tmp="1000") THEN tmp<="0000";                  ELSE  tmp <=tmp+’1′;              END IF;           END IF;       END IF;       q<=tmp;    END PROCESS;
选项：
A:tmp需定义为signal  tmp: STD_LOGIC_VECTOR(3 downto 0);
B:实现10进制计数 
C:clr同步清零