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本课程起止时间为:2020-02-21到2020-06-30
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第一章:概述 小测验

1、 问题:请问如下哪些公司为Foundry?
选项:
A:tsmc
B:SMIC
C:UMC
D:华虹
答案: 【tsmc;
SMIC;
UMC;
华虹

2、 问题:请问哪些公司为fabless?
选项:
A:华为海思
B:英特尔
C:高通
D:AMD
答案: 【华为海思;
高通;
AMD

3、 问题:请问哪些公司为EDA公司?
选项:
A:Synopsys
B:Cadence
C:Mentor
D:华大九天
答案: 【Synopsys;
Cadence;
Mentor;
华大九天

4、 问题:哪些语言通常可以用于数字芯片验证环节?
选项:
A:VerilogHDL
B:C++
C:System Verilog
D:C
答案: 【VerilogHDL;
C++;
System Verilog;
C

5、 问题:哪些环节属于数字后端范凑?
选项:
A:Floor Plan
B:Placement 
C:CTS
D:Routing
答案: 【Floor Plan;
Placement ;
CTS;
Routing

【作业】第一章:概述 作业

小提示:本节包含奇怪的同名章节内容

1、 问题:如图,请填写出数字芯片设计流程和相应的EDA工具,并写出各环节重点关注的指标。
评分规则: 【 工具+功能指标,共100分。其中,图中共5个空,每空填写1个EDA工具,每空10分,共50分。写出每个阶段最关注的指标,每个10分,共50分。

2、 问题:将RTL代码转为网表是哪个阶段?布局布线阶段的需要输入的设计文件是代码还是网表?功能验证阶段通常有哪些EDA工具?Synopsys、Cadence两家的仿真验证工具、逻辑综合工具、形式验证工具、布局布线工具分别是什么?
评分规则: 【 EDA工具较多,需根据学生的回答做判断

第二章:高质量VerilogHDL描述方法 可综合知识点小测验

1、 问题:下列哪些语言对应的硬件电路具有优先级?
选项:
A:case
B:多if
C:if-else
D:单层级?:
答案: 【多if

2、 问题:下列哪些语句不建议放入可综合RTL代码中?
选项:
A:for
B:while
C:initial
D:always
答案: 【for;
while;
initial

3、 问题:Testbench中只能使用可综合语法的四个关键词assign、always、case、if-else。
选项:
A:正确
B:错误

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