2020 CPLD-FPGA原理及应用(天水师范学院)1453006465 最新满分章节测试答案

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第1章绪论 EDA技术概述单元测验
第2章 Verilog HDL 语言基础 Verilog HDL 语言基础测验
第3章 FPGA开发软件Quartus II使用实例 FPGA开发软件QuartusII使用实例测验

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本课程起止时间为:2020-02-24到2020-06-30
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第1章绪论 EDA技术概述单元测验

1、问题:EDA技术指的是什么？
选项：
A:电子仿真技术
B:PCB技术
C:电子设计自动化技术
D:软件设计技术
答案: 【电子设计自动化技术】

2、问题:下面关于FPGA与CPLD描述正确的是（）
选项：
A:FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。
B:CPLD的安全性比FPGA高。
C:FPGA的集成度比CPLD低。
D:一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。
答案: 【FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。;
CPLD的安全性比FPGA高。;
一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。】

3、问题:下面关于可编程数字逻辑设计说法正确的是（）
选项：
A:现代数字电子系统一般采用自顶而下的设计方法。
B:基于EDA技术的设计具有自主知识产权。
C:现代EDA设计电子系统相比于传统方法的设计效率更高。
D:现代EDA设计技术的可移植性强。
答案: 【现代数字电子系统一般采用自顶而下的设计方法。;
基于EDA技术的设计具有自主知识产权。;
现代EDA设计电子系统相比于传统方法的设计效率更高。;
现代EDA设计技术的可移植性强。】

4、问题:FPGA相比于CPLD，下列说法正确的是（）
选项：
A:FPGA的集成度相比CPLD更高。
B:FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C:FPGA相比于CPLD更适合完成组合逻辑设计。
D: FPGA的安全性更高。
答案: 【FPGA的集成度相比CPLD更高。;
FPGA相比于CPLD更适合完成复杂的时序逻辑设计。】

5、问题:下面哪些是FPGA的配置方式（）
选项：
A:主动串行配置（AS）
B:JTAG配置
C:SRAM配置
D:被动串行配置（PS）
答案: 【主动串行配置（AS）;
JTAG配置;
被动串行配置（PS）】

6、问题:下面哪些是FPGA的配置芯片（）
选项：
A:EPCS16
B:EPC4
C:EPCS4
D:单片机
答案: 【EPCS16;
EPC4;
EPCS4】

7、问题:可编程逻辑器件的设计流程是设计输入，，，，，和编程下载。
答案: 【HDL综合，功能仿真，目标编译，布线后仿真】

第2章 Verilog HDL 语言基础 Verilog HDL 语言基础测验

1、问题:这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 【二选一数据选择器】

2、问题:已知时钟信号clkin的频率为50MHz的方波信号，下面程序中clkout的频率为（）。module function(rst, clkin, clkout);input clkin, rst;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clkin or negedge rst)begin if(!rst) begin cnt<=3’d0; clkout<=1’b0; end else if (cnt>=3’d4) begin cnt<=3’d0; clkout<=~clkout; end else cnt<=cnt+1’b1;endendmodule
选项：
A:2.5MHz
B:20MHz
C:5MHz
D:10MHz
答案: 【5MHz】

3、问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（      ）。module function(rst, clkin, clkout);input
clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always
@(posedge clkin)begin        if(!rst)                begin                        clk1<=0;                        m<=0;                end        else                begin                        if(m==4)                                m<=0;                        else                                m<=m+1;                        if(m<2)                                clk1<=1;                        else                                clk1<=0;                endend always
@(negedge clkin)begin        if(!rst)                begin                        clk2<=0;                        n=0;                end        else                begin                        if(n==4)                                n<=0;                        else                                n<=n+1;                        if(n<2)                                clk2<=1;                        else                                clk2<=0;                endendendmodule
选项：
A:10MHz
B:25MHz
C:20MHz
D:50MHz
答案: 【20MHz】

4、问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（）。module function(rst,clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10%
B:20%
C:40%
D:50%
答案: 【50%】

5、问题:这段程序描述的逻辑功能为：module Learn1_2(A,B,Y); input A,B; output Y; wire d, e; assign d = A &B; assign e = (~A )&( ~B ); assign Y= d | e;endmodule
选项：
A:异或
B:同或
C:半加器
D:比较器
答案: 【同或】