2020 EDA技术综合设计（韩力英）(河北工业大学) 最新满分章节测试答案
- 【作业】第1章 FPGA的原理和电路设计 FPGA原理和电路设计作业
- 【作业】第2章 Verilog HDL语言与VIVADO Verilog HDL&VIVADO单元作业
- 第2章 Verilog HDL语言与VIVADO Verilog HDL&VIVADO单元测试题
- 第1章 FPGA的原理和电路设计 FPGA原理和电路设计客观测试
- 【作业】第3章 组合逻辑电路与VIVADO进阶 组合逻辑电路与VIVADO进阶作业（课程设计）
- 【作业】第4章 时序逻辑电路FPGA实现 时序逻辑电路FPGA实现作业（课程设计）
- 【作业】第5章 FPGA实践 补交作业提交区
- 【作业】第5章 FPGA实践 实验2实验报告
- 【作业】第5章 FPGA实践 实验1实验报告
- 【作业】第5章 FPGA实践 实验3实验报告
- 【作业】第5章 FPGA实践 实验4实验报告
- 【作业】第5章 FPGA实践 实验5实验报告
- 【作业】第5章 FPGA实践 实验6实验报告
- 【作业】第5章 FPGA实践 实验7实验报告
- 【作业】第5章 FPGA实践 实验8实验报告
- 【作业】第5章 FPGA实践 实验报告补交区
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本课程起止时间为:2020-02-15到2020-08-01
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【作业】第1章 FPGA的原理和电路设计 FPGA原理和电路设计作业
1、 问题:论述XILINX 7系列FPGA的结构。
评分规则: 【 能够清晰的说明FPGA的基本结构的
能够清晰表述每个子结构的功能和构成
有图像等其他方法描述
】
2、 问题:共阳极七段数码管，带小数点，位码低有效，如果数码管有6个，要显示 .3.3.3.（右边3个数码管都显示3.，左边三个无显示）请给出方案
评分规则: 【 位码应依次为111000 3分 段码低有效 00001100 正确3分思路清晰，描述清楚 4分
】
【作业】第2章 Verilog HDL语言与VIVADO Verilog HDL&VIVADO单元作业
1、 问题:1. 某个模块有3个4位输入a,b,c，1个一位输入clk，2个4位输出d，e；在clk上升边沿，模块输出d的值为a、b、c中最大的数, 模块输出e的值为a、b、c中最小的数。编写该模块。
评分规则: 【 模块结构正确 3分功能描述正确 7分（错1处扣1分）
】
2、 问题:2. 某个模块有2个4位输入a,b；4位的输出c，c的值是a和b中1的个数的和。编写该模块。
评分规则: 【 模块结构正确 3分功能描述正确 7分（错1处扣1分）
】
3、 问题:3. 某个模块有1个输入a,4位的输出f, 时钟输入clk，时钟为50M；在每个时钟的下降边沿，将输入移出到f的低位，同时将f的低位移到高位。即实现串并转换。编写该模块。
评分规则: 【 模块结构正确 3分功能描述正确 7分（错1处扣1分）
】
第2章 Verilog HDL语言与VIVADO Verilog HDL&VIVADO单元测试题
1、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出；a=4’b0101 b=4’b1110assign c=a+b; c=?
选项：
A:4’b1111
B:4‘b0011
C:4’b0100
D:4’h5
E:4’h3
F:4’h4
答案: 【4‘b0011;
4’h3】
2、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 ；a=4’b0101 b=4’b1110assign c=a&b; c=?
选项：
A:4’b0100
B:4
C:3
D:4b’0011
E:4’b1101
F:4’hF
答案: 【4’b0100;
4】
3、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出； a=4’b0101 b=4’b1110assign c=a&&b; c=?
选项：
A:1
B:2
C:3
D:4
答案: 【1】
4、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出； a=4’b0101 b=4’b1110assign c=a|b;c=?
选项：
A:F
B:4’hF
C:4
D:4’b0011
E:4’b3
F:5
G:4’b1111
答案: 【4’hF;
4’b1111】
5、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出； a=4’b0101 b=4’b1110assign c=a<<2; c=?
选项：
A:4
B:1
C:0
D:2
答案: 【4】
6、 问题: wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出； a=4’b0101 b=4’b1110assign c={2{b[2]},a[2:1]}; c=?
选项：
A:4’b1110
B:4’b1111
C:3
D:5
E:15
F:16
G:12
H:14
答案: 【4’b1110;
14】
7、 问题: wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出； a=4’b0101 b=4’b1110assign c=(a>b)?a:b; c=?
选项：
A:14
B:13
C:12
D:11
E:15
F:10
答案: 【14】
8、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出； a=4’b0101 b=4’b1110assign c=(a&&b)?a:b; c=?
选项：
A:5
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