2020 FPGA-CPLD原理及应用(山东工商学院) 最新满分章节测试答案

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本课程起止时间为:2020-02-24到2020-07-20
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第1章 绪论 第1章 EDA技术概述单元测验

1、 问题:广义的EDA技术指的是什么
选项：
A:电子仿真技术。
B:PCB技术。
C:电子设计自动化技术。
D:软件设计技术。
答案: 【电子设计自动化技术。】

2、 问题:下面关于FPGA与CPLD的描述正确的是（   ）
选项：
A:FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。
B:CPLD的安全性比FPGA高。
C:FPGA的集成度比CPLD低。
D:一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。
答案: 【FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。;
CPLD的安全性比FPGA高。;
一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。】

3、 问题:下面关于可编程数字逻辑设计说法正确的是（   ）
选项：
A:现代数字电子系统一般采用自顶而下的设计方法。
B:基于EDA技术的设计具有自主知识产权。
C:现代EDA设计电子系统相比于传统方法的设计效率更高。
D:现代EDA设计技术的可移植性强。
答案: 【现代数字电子系统一般采用自顶而下的设计方法。;
基于EDA技术的设计具有自主知识产权。;
现代EDA设计电子系统相比于传统方法的设计效率更高。;
现代EDA设计技术的可移植性强。】

4、 问题:FPGA相比于CPLD优点是（   ）
选项：
A:FPGA的集成度相比CPLD更高。
B:FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C:FPGA相比于CPLD更适合完成组合逻辑设计。
D: FPGA的保密性更好。
答案: 【FPGA的集成度相比CPLD更高。;
FPGA相比于CPLD更适合完成复杂的时序逻辑设计。】

5、 问题:下面哪些是FPGA的配置方式（   ）
选项：
A:主动串行配置。
B:JTAG配置。
C:SRAM配置。
D:被动串行配置。
答案: 【主动串行配置。;
JTAG配置。;
被动串行配置。】

6、 问题:下面哪些是FPGA的配置芯片（   ）
选项：
A:EPCS16
B:EPC4
C:EPCS4
D:单片机
答案: 【EPCS16;
EPC4;
EPCS4;
单片机】

第2章 Verilog HDL 语言基础 Verilog HDL 语言基础测验A

1、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a+b; c=?
选项：
A:4’b0011
B:4’b0100
C:4’b1111
D:4’h4
答案: 【4’b0011】

2、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a&b; c=?
选项：
A:4b’0011
B:4’hF
C:4
D:4’b1101
答案: 【4】

3、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a<<2; c=?
选项：
A:0
B:2
C:1
D:4
答案: 【4】

4、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c={{2{b[2]}},a[2:1]}; c=?
选项：
A:3
B:4’b1110
C:12
D:16
答案: 【4’b1110】

5、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=(a>b)?a:b;  c=?
选项：
A:15
B:11
C:10
D:14
答案: 【14】

【作业】第2章 Verilog HDL 语言基础 Verilog HDL语言程序作业1

1、 问题:编写modelsim测试文件，要求时间单位1ns，时间精度1ns，模块名test_1,使用begin end语言，a，b,为2位2进制正整数，初始时刻，a=1， b=1;  100ns时，a=2，b=3; 200ns时，a=0，b=1; 之后，程序运行2000ns终止。
评分规则: 【 快语句功能正确
信号类型，
端口、及仿真时间书写
】

2、 问题:编写modelsim测试文件，要求时间单位1ns，时间精度1ps，模块名test_2,使用fork join语言，a，b,为2位2进制正整数，初始时刻，a=1， b=1;  100ns时，a=2，b=3; 200ns时，a=0，b=1; 之后，程序运行2000ns终止。 同时生成50 MHz时钟信号（时钟信号名clk）。
评分规则: 【 块语句功能
时钟生成正确
信号声明正确
端口及仿真时间
】

3、 问题:用case语句实现8-3译码器。模块名encoder83，输入信号din，输出信号dout
评分规则: 【 块语句功能
信号声明
端口声明
】

第2章 Verilog HDL 语言基础 Verilog HDL 语言基础测验B

1、 问题:关于以下程序，下列说法正确的是：module Learn5_1 (y, a, b, c);     input a, b, c;     output y;     reg y, rega;always @ (a or b or c)       begin          if (a&b)             rega=c;          y=rega;        endendmodule
选项：
A:该程序中不会产生锁存器
B: 该程序是组合逻辑电路
C:当输入为a = 1; b = 1; c = 0 时，输出y = 1
D: 当且仅当a,b,c同时发生变化时，always块内的语句才会执行