2020 EDA技术(湖南文理学院)1456082441 最新满分章节测试答案
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本课程起止时间为:2020-03-15到2020-06-30
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第1章 绪论 第1章 EDA技术概述单元测验
1、 问题:广义的EDA技术指的是什么
选项：
A:电子仿真技术。
B:PCB技术。
C:电子设计自动化技术。
D:软件设计技术。
答案: 【电子设计自动化技术。】
2、 问题:下面关于FPGA与CPLD的描述正确的是（ ）
选项：
A:FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。
B:CPLD的安全性比FPGA高。
C:FPGA的集成度比CPLD低。
D:一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。
答案: 【FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。;
CPLD的安全性比FPGA高。;
一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。】
3、 问题:下面关于可编程数字逻辑设计说法正确的是（ ）
选项：
A:现代数字电子系统一般采用自顶而下的设计方法。
B:基于EDA技术的设计具有自主知识产权。
C:现代EDA设计电子系统相比于传统方法的设计效率更高。
D:现代EDA设计技术的可移植性强。
答案: 【现代数字电子系统一般采用自顶而下的设计方法。;
基于EDA技术的设计具有自主知识产权。;
现代EDA设计电子系统相比于传统方法的设计效率更高。;
现代EDA设计技术的可移植性强。】
4、 问题:FPGA相比于CPLD优点是（ ）
选项：
A:FPGA的集成度相比CPLD更高。
B:FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C:FPGA相比于CPLD更适合完成组合逻辑设计。
D: FPGA的保密性更好。
答案: 【FPGA的集成度相比CPLD更高。;
FPGA相比于CPLD更适合完成复杂的时序逻辑设计。】
5、 问题:下面哪些是FPGA的配置方式（ ）
选项：
A:主动串行配置。
B:JTAG配置。
C:SRAM配置。
D:被动串行配置。
答案: 【主动串行配置。;
JTAG配置。;
被动串行配置。】
6、 问题:下面哪些是FPGA的配置芯片（ ）
选项：
A:EPCS16
B:EPC4
C:EPCS4
D:单片机
答案: 【EPCS16;
EPC4;
EPCS4;
单片机】
第2章 Verilog HDL 语言基础 第2章 Verilog HDL 语言基础测验
1、 问题:这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 【二选一数据选择器】
2、 问题:ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（ ）。
选项：
A: 8TCP
B:9TCP
C:10TCP
D:11TCP
答案: 【10TCP】
3、 问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input
clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always
@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always
@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10MHz
B:25MHz
C:20MHz
D:50MHz
答案: 【20MHz】
4、 问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（ ）。module function(rst,clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10%
B:20%
C:40%
D:50%
答案: 【50%】
5、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（ ）。
选项：
A:11001
B:10110
C:10111
D:11011
答案: 【11001】
6、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（ ）位。
选项：
A:5
B:6
C:7
D:8
答案: 【7】
7、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（ ）。
选项：
A:校验码无差错
B:校验码有1位错误
C:校验码有2位错误
D:校验码有3位错误
答案: 【校验码有1位错误 】
第2章 Verilog HDL 语言基础 第2章 VerilogHDL 语言基础测验2
1、 问题:如果输入信号为in，输出信号为out，则以下程序的功能是？（）reg int_reg;always@( posedge clk or negedge rst) begin if
(!rst) int_reg <= 0; else int_reg <= in; endassign out = ~ int_reg & in;
选项：
A:检测in的上升沿
B:检测in的下降沿
C:检测in的高电平
D:检测in的低电平
答案: 【检测in的上升沿】
2、 问题:以下程序描述的状态机是什么类型的？（）always@(current_state or iTRIG or DY_cnt)begin case( current_state ) S0: begin DY1 = 0; if (iTRIG) begin next_state = S1; end else next_state = S0;end S1: begin if (DY_cnt <= DY_time) begin next_state = S1; DY1 = 1; end else begin next_state = S2; DY1 = 0; endend S2: begin DY1 = 0; next_state = S0; end default: begin next_state = S0; endendcaseend
选项：
A:摩尔型单段式
B:摩尔型双段式
C:米勒型单段式
D:米勒型双段式
答案: 【米勒型单段式】
3、 问题:下面硬件描述语言实现的电路逻辑功能是什么？可选答案为：module Test2(Clk,nRst,iTRIG,oTRIG);input Clk,nRst,iTRIG;output oTRIG;reg[7:0] cnt;reg DY1;parameter DY_time = 8’H09;always@( posedge Clk or negedge
nRst) begin if (!nRst) DY1 = 0; else if (iTRIG ) DY1 = 1; else if (cnt >= DY_time) DY1 = 0; endalways@( posedge Clk or negedge
nRst) begin if (!nRst) cnt <=0; else if (DY1 = = 1 ) cnt <= cnt + 1; else cnt <=0; endassign oTRIG =DY1;endmodule
选项：
A:双稳态触发器；
B:可重触发单稳态触发器；
C:不可重触发单稳态触发器；
D:多谐振荡器。
答案: 【不可重触发单稳态触发器；】
4、 问题:这段程序描述的逻辑功能是什么？module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A:y=sa+sb
B:y=sa+(~s)b
C:y=(s+a)((~s)+b)
D:y=(~s)a+sb
答案: 【y=sa+(~s)b】
5、 问题:关于以下程序，下列说法中正确的是：module Learn2_2(a,b,s0,s1,y); input a,b; input s0,s1; output reg y; always@(s1 or s0) case({s1,s0}) 2’b00: y=a&b; 2’b01: y=a; 2’b10: y=b; 2’b11: y=a|b; default: y=1’b0; endcaseendmodule
选项：
A:case语句中缺少break语句，其功能实现会受到影响
B:当a或b发生变化时，always块内的语句会执行
C:该程序输出的表达式为 y=ab+as0+bs1
D:a,b为reg型
答案: 【该程序输出的表达式为 y=ab+as0+bs1】
6、 问题:关于以下程序，下列说法正确的是：module Learn5_1 (y, a, b, c); input a, b, c; output y; reg y, rega;always @ (a or b or c) begin if (a&b) rega=c; y=rega; endendmodule
选项：
A:该程序中不会产生锁存器
B:该程序是组合逻辑电路
C:当输入为a = 1; b = 1; c = 0 时，输出y = 1
D: 当且仅当a,b,c同时发生变化时，always块内的语句才会执行
答案: 【该程序是组合逻辑电路】
7、 问题:根据程序描述的逻辑功能，下列说法正确的有：module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; endendmodule
选项：
A:同步清零，同步置数
B:同步清零，异步置数
C:异步清零，同步置数
D:异步清零，异步置数
答案: 【异步清零，同步置数】
8、 问题:关于以下程序，下列说法中正确的是module Mux21 (a,b,s,y); input a,b;input s;output y; reg y;always @( a or b or s) if (!s) y = a; else y = b; endmodule
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